ajudar a sintetizar estas Verilog circuitos.

[triquent]

1) que tipo de circuitos serão sintetizados em?
módulo aa (CK, r1, r2)
entrada ml;
saída R1, R2; reg R1, R2;
sempre @ (posedge ml) começam
r1 <= r2;
R2 <= r1;
fim
endmodule
2) o tipo de combinações circuitos serão sythesized em?
bb módulo (a, b, x)
input a, b;
saída x; reg x;
sempre @ (a ou b) começar
x = fun (a, b);
fim
função funcionamento;
input a, b;
Se (a)
fun = b;
endfunction
endmodule

para 3) e 4) vão ser sintetizada na mesma circuitos?que tipo de circuitos vão ser sintetizado em?
3) sempre @ (d ou R1 ou R2) começam
r1 = d;
r2 = r1;
fim
4) sempre @ (d ou R1 ou R2) começam
r2 = r1;
r1 = d;
fim

Que livro é bom para aprender a síntese?

 

[eziggurat]

O primeiro é um dois flip-flops onde a um dos flip-flop de saída está ligado ao segundo flip-flop de entrada e vice-versa.Nunca tinha usado um flip-flop neste caminho desconhecido e os problemas de estados como a contribuição não é inicializado.

O segundo parece ser um mal com fun = b.

Tenho a certeza que você pode trabalhar com os outros.

Pesquisar na Internet para Verilog tutorial.

 

[haoboy]

a melhor maneira é projetar um circuito simples, e então usar o DC, a partir dos problemas, e pode receber mais.

 

[nj_jack]

você teve com ela uma melhor concepção sch.é fácil de compreender.