Ajuda PLZ! FPGA Clock-criação de um relógio do relógio de entrada

[fallingrain_83]

Oi tudo eu quero creat um relógio do relógio de entrada que tem menos freqüência Eu tentei isso, no entanto, não está funcionando módulo (clk, ...) de entrada clk / / conectado a C9 pino de Spartan3 XC3S200 reg [00:25 ] contagem; reg clk2; allways @ (posedge RCL) começam contar

 

[FvM]

Se você remover o segundo bloco sempre, o design deve, basicamente, funciona como um divisor de clock 2 ** 26.

 

[fallingrain_83]

mas eu tenho que fazer na minha s.th sempre bloquear se eu remover que eu tenho que chek clk2 por se, e eu tenho um erro com esta sintaxe: lways @ (posedge RCL) começam contar

 

[FvM]

Pelo menos você tem que remover clk2

 

[yanzixuan]

mas eu tenho que fazer na minha s.th sempre bloquear se eu remover que eu tenho que chek clk2 por se, e eu tenho um erro com esta sintaxe: lways @ (posedge RCL) começam contar