Ajuda plz: Como manter células e evitar que seja otimizado?

[Alfred_zhang]

Oi, obrigado por sua atenção. Sabe como manter alguma lógica e impedir que ele seja otimizado pelo XST? Por exemplo, eu quero atrasar o clk adicionando dois porta NOT extra. Como manter os dois porta NOT? E onde e como para ver o resultado para se certificar de sintetizar estas células não são otimizados pela ferramenta? Obrigado

 

[echo47]

Experimente o "MANTER" restrição. Isso funciona no ISE 9.1.03i com Spartan-3:

 top módulo (in, out); entrada em; (* MANTER = "TRUE" *) fio [06:00] demora; / / saída de vários atrasos para fora; atribuir {out, delay =} ~ {atraso, em}; endmodule

Se eu usar buffers, em vez de inversores, XST otimiza-los, apesar da restrição MANTER. Talvez um bug XST. Eu uso o Editor do FPGA para ver o layout a ser se os itens não foram otimizadas. Atrasar um relógio FPGA com portões sons duvidosos. Você não tem muito controle sobre o tempo de atraso.

 

[Alfred_zhang]

Obrigado, Echo47! Vou fazer uma tentativa em seu caminho. e eu acho que talvez o IDELAY primitivo é muito útil. Para ver o netlist ter que esperar até completar PAR?

 

[echo47]

IDELAY pode ser muito útil. É certamente mais previsível do gate / roteamento atrasos. Sim, eu usar o Editor do FPGA para ver o chip encaminhado após a conclusão da PAR. Eu não tentei ver qualquer arquivos intermediários. Eu imaginei que eles não podem incluir todas as otimizações. Não tenho certeza, no entanto.

 

[Alfred_zhang]

Oi, Echo47: Eu tento um louco em sua "MANTER" maneira, é OK. Os inversores não foram otimizados. Eu fonud que invocar o "pós gerar sintetizar simular módulo" irá gerar um arquivo netlist (*. v), aqui podemos ver os resultados sintetizar. e na minha tentativa, o inversor não ser otimizados no mapa siga / processo PAR. De couse, visualizar arquivo *. NCD é a melhor maneira de ter certeza. Aprendi muito depois de u. Obrigado e os melhores cumprimentos!