R
ramzitligue
Guest
Olá, eu escrevi este programa e eu fiz uma simulação sobre ModelSim mas não funcionou:
library IEEE;
Use IEEE.std_logic_1164.all;
USO ieee.numeric_std.ALL;
Use IEEE.STD_LOGIC_ARITH.ALL;
USE ieee.std_logic_unsigned.all;resposta entidade é
port (
clock: in std_logic;
datainn0: in std_logic;
dataout0: out std_logic
);
resposta final;
resposta arquitetura de resposta é
começo
processo (relógio)
começo
if (clock'event e clock = '1 ') then
Se datainn0 = '1 'then
dataout0 <= '1 ', '0' after 100 ns;
END IF;
else null;
END IF;
end process;
resposta final;O problema é que dataout0 ter sempre '1 'e isso não muda
Alguém pode me ajudar e me dizer onde está o mistake.thanks
library IEEE;
Use IEEE.std_logic_1164.all;
USO ieee.numeric_std.ALL;
Use IEEE.STD_LOGIC_ARITH.ALL;
USE ieee.std_logic_unsigned.all;resposta entidade é
port (
clock: in std_logic;
datainn0: in std_logic;
dataout0: out std_logic
);
resposta final;
resposta arquitetura de resposta é
começo
processo (relógio)
começo
if (clock'event e clock = '1 ') then
Se datainn0 = '1 'then
dataout0 <= '1 ', '0' after 100 ns;
END IF;
else null;
END IF;
end process;
resposta final;O problema é que dataout0 ter sempre '1 'e isso não muda
Alguém pode me ajudar e me dizer onde está o mistake.thanks