[Ajuda] conhecimento abrangente sobre o clock gating

[eexuke]

Queridos todos, eu estou atualmente com o objetivo de baixa potência design digital e eu quero saber em informações aprofundadas sobre gating relógio: 1) como pode gating clk sido descrito em Verilog? 2) como pode gating clk foram sintetizados em Compiler Design? 3) como pode Primetime analisar clk fechado? 4) Como pode Compiler poder adicionar clk fechado automaticamente durante a síntese? 5) Qualquer coisa a mais questões sobre gating clk? Todas as sugestões, informações, livros, papéis, documentos, sites .... são bem-vindos! Muito obrigado antecipadamente!

 

[eda_wiz]

[Quote = eexuke] Olá a todos, estou neste momento com o objetivo de baixa potência design digital e eu quero saber em informações aprofundadas sobre gating relógio: 1) como pode gating clk sido descrito em Verilog? 2) como pode gating clk foram sintetizados em Compiler Design? 3) como pode Primetime analisar clk fechado? 4) Como pode Compiler poder adicionar clk fechado automaticamente durante a síntese? 5) Qualquer coisa a mais questões sobre gating clk? Todas as sugestões, informações, livros, papéis, documentos, sites .... são bem-vindos! Muito obrigado antecipadamente! [/Quote] 1) always @ (posedge CLK ou negedge RST) começam if (! RST) começam BUF

 

[jackson_peng]

Consulte o papel deste. "" Como usar com sucesso o Gated Overclock em um projeto ASIC ", de 2002, SNUC", que dá muita idéia sobre o projeto de back-end na lógica modular. google. é fácil encontrar

 

[robin_su]

Você pode consultar a VENDIDO para help.There é muitas informações úteis e introdução ao método porta-relógio para economizar energia. [Size = 2] [color = # 999999] Adicionado após 55 minutos: [/color] [/size] Você pode consultar a VENDIDO para help.There é muita informação útil e introdução ao método porta-relógio para economizar energia.

 

[wkong_zhu]

1) relógio é fechado para economizar energia, em Verilog, muitas vezes, usar um gated_signal a 'ou' ou 'e' o verdadeiro relógio: clk = clk_en & clock_i; clk = ~ clk_en | clock_i; quando o sistema estiver em modo de espera ou o sono, clk_en pode ser afirmado para parar o CLK, de modo a poupar energia.

 

[freeinthewind]

clock gating dar u coisa boa que é uma forma de controlar consumption.but poder que pode cometer erros se vc não fazer uso dele properly.by o caminho, o método whizkid é errado. ele usa o relógio enable-relógio, não fechado.

 

[eexuke]

[Quote = freeinthewind] clock gating dar u coisa boa que é uma forma de controlar consumption.but poder que ela pode cometer erros se vc não fazer uso dele properly.by o caminho, o método whizkid é errado. ele usa o relógio-enable, não relógio fechado. [/quote] Olá freeinthewind, Obrigado pela sua commention.Would se importa dar alguns exemplos reais de Verilog codificação no relógio gating-?

 

[tukken]

Sim, líquida talvez resolver é a melhor escolha

 

[power-twq]

você deve separar a lógica de clock gating em um módulo separado e mão sintetizá-los. Enquanto isso, você deve verificar o tempo de relógio fechado com cuidado. [Quote = eexuke] Olá a todos, estou neste momento com o objetivo de baixa potência design digital e eu quero saber em informações aprofundadas sobre gating relógio: 1) como pode gating clk sido descrito em Verilog? 2) como pode gating clk foram sintetizados em Compiler Design? 3) como pode Primetime analisar clk fechado? 4) Como pode Compiler poder adicionar clk fechado automaticamente durante a síntese? 5) Qualquer coisa a mais questões sobre gating clk? Todas as sugestões, informações, livros, papéis, documentos, sites .... são bem-vindos! Muito obrigado antecipadamente! [/Quote]

 

[soccer]

em doc vendido, você pode encontrar as soluções!