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renoz
Guest
oi como pode escrever o código Verilog para 6:3,8:4,10:5 mux?
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M
mrflibble
Guest
Através da combinação de 3,4,5 casos, respectivamente, de um multiplexador 2:01? É o seu mux 08:04 como um 74157? http://circuits.datasheetdir.com/260/FAIRCHILDSEMI-DM74157-pinout.jpg Se sim, então veja a declaração anterior. Se não, então por favor esclarecer.
M
mrflibble
Guest
Update: aliás, este seria um mux 8:4. [= Sintaxe Verilog] / / / / 08:04 MUX / / fio [03:00] a; / / entrada de um fio [3:0] b; entrada / / b fio [3:0] para fora; saída / / (obviamente) sel fio; / selecção / coisinha atribuir out = sel? a: b; [sintaxe /] Eu tenho certeza que você começa a idéia para o caso 06:03 e 10:05 mux. ;-)