É seu atributo nenhum há em Verilog

[Mkanimozhi]

Oi,
É preciso mudar o estado do fio de forma lógica para a lógica 1 quando alguma operação sobre o valor do vetor de entrada, como em vhdl temos atributos dizer "evento", alto e 'tat como baixa há algum atributo está lá em Verilog.

Atenciosamente
Kanimozhi.M

 

[kvingle]

Sim.Há sempre @ (posedge clock) construir a jogar com.