I
ilikebbs
Guest
Se possível, como fazer para isso?
M
mm_zhou1983
Guest
Por que não
com a interferência com outros fios, pode ser 0 ou negativo
com a interferência com outros fios, pode ser 0 ou negativo
T
TRONIX
Guest
É de facto zero para Master Slave Configuration
I
ilikebbs
Guest
Oi, tudo
Por favor, leia o carefully.I questão não acho que sua resposta é pertinente à minha pergunta.
Por favor, leia o carefully.I questão não acho que sua resposta é pertinente à minha pergunta.
F
FPGAs
Guest
Acho que todos os flip-flop são feitos de real circuitos analógicos.
O tempo de espera pode ser mais próximo 0ns se circuitos analógicos são bons o suficiente
O tempo de espera pode ser mais próximo 0ns se circuitos analógicos são bons o suficiente
S
Salma Ali Bakr
Guest
pode ser 0ns perto ... realmente muito pequeno
ZERO, mas nunca por real
ZERO, mas nunca por real
Z
zlop
Guest
Concordo com
Salma Ali Bakr.
Salma Ali Bakr.
B
BPU
Guest
tempo de espera sempre mais real do que 0 ns.mas a árvore relógio pode ter pequenos atrasos (com relação aos caminhos de dados), mais do que ou igual a tempo de espera dos verdadeiros elementos flip-flop de FPGA.se o atraso é igual ao tempo de espera real, que tem 0 ns tempo de espera em FPGA.Se mais do que nós podemos ter tempo de espera negativo.
Isso atrasa são definidos pelos engenheiros, FPGA core design que.
Isso atrasa são definidos pelos engenheiros, FPGA core design que.
S
Salma Ali Bakr
Guest
oi BPU,
pode u ur ponto mais claro por favor
Estou interessado em compreender o que significa u
Obrigado,
Salma
pode u ur ponto mais claro por favor
Estou interessado em compreender o que significa u
Obrigado,
Salma
T
tkbits
Guest
Ver esta imagem.
Intervalo (T2, T4) devem satisfazer o tempo de configuração do FF, e (T4, T5) devem satisfazer o tempo de espera do FF.Suponha que o tempo de espera (T4, T5) é sempre positiva para o FF.
Os intervalos de tempo (T1, T2) e (T3, T5) representam atrasos de propagação através do buffer de entrada.Devido ao atraso, pode preceder t3 t4.
the interval (t4,t5) satisfies the FF hold time requirement and
t3 precedes t4, then the whole circuit
has a negative hold time requirement for DIN with respect to CLK.
Se o
intervalo (T4, T5) satisfaz o requisito de tempo de espera de FF e
precede t3 t4, em seguida, todo
o circuito
tem um tempo de espera requisito negativo para DIN com relação à RCL.
Intervalo (T2, T4) devem satisfazer o tempo de configuração do FF, e (T4, T5) devem satisfazer o tempo de espera do FF.Suponha que o tempo de espera (T4, T5) é sempre positiva para o FF.
Os intervalos de tempo (T1, T2) e (T3, T5) representam atrasos de propagação através do buffer de entrada.Devido ao atraso, pode preceder t3 t4.
the interval (t4,t5) satisfies the FF hold time requirement and
t3 precedes t4, then the whole circuit
has a negative hold time requirement for DIN with respect to CLK.
Se o
intervalo (T4, T5) satisfaz o requisito de tempo de espera de FF e
precede t3 t4, em seguida, todo
o circuito
tem um tempo de espera requisito negativo para DIN com relação à RCL.
O
omara007
Guest
do FF perspectiva, deve haver um tempo de espera e é irrelevante do ur design fazendo ..u pode encontrá-lo na documentação da biblioteca.
para o tempo de espera a partir do ponto de vista do circuito, será em relação ao relógio como u caras disseram.
para o tempo de espera a partir do ponto de vista do circuito, será em relação ao relógio como u caras disseram.