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s_vlsi
Registrado em: 16 de maio de 2006
Posts: 21
|  26 de maio de 2006 13:56 síncronas e assíncronas | | |
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| Alguém pode me dizer a diferença entre o reset síncrono e aynsynchronous com o código Verilog?
Reiniciado o que devemos ir para? 
Thanks & Regards |
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sree205
Registrado em: 13 de março de 2006
Posts: 421
Ajudado: 30
| 27 de maio de 2006 8:40 síncronas e assíncronas | | |
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| why don't u ler o artigo sobre redefine por Cummings Clifford? Esta ligação tem um papel a repõe, isso vai ajudar a sua compreensão.
http://www.sunburst-design.com/papers/ |
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louisnells
Registrado em: 08 de maio de 2006
Posts: 212
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| 27 de maio de 2006 13:27 Re: síncrona e assíncrona | | |
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| Em um reset síncrono está acontecendo somente quando relógio está activa (quer ve indo ou indo ve-pulse). ou seja: você tem colocar o sinal de reset até que o relógio amostras de borda-lo.
Mas em reset reset assíncrono acontece instantaneamente. |
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zainmirza
Registrado em: 24 de dezembro de 2005
Posts: 134
Ajudado: 32
Location: Islamabad
| 27 de maio de 2006 19:11 síncronas e assíncronas | | |
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| | plz também escrever ABT, ou seja, a transmissão síncrona e assíncrona de transmissão. |
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louisnells
Registrado em: 08 de maio de 2006
Posts: 212
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| 27 de maio de 2006 19:30 Re: síncrona e assíncrona | | |
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| Se a transmissão é synchrounous haverá algum sinal de referência (relógio) que torna os colegas envolvidos na etapa de comunicação em uníssono. A conexão ICSP do programador PIC para o LC é síncrono, pois não existe um relógio de referência no ICSP.
Na transmissão assíncrona, não haverá qualquer sinal refernce tal. Por exemplo RS232 sinal nenhum relógio em todos.
| zainmirza escreveu: | | plz também escrever ABT, ou seja, a transmissão síncrona e assíncrona de transmissão. |
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| 27 de maio de 2006 19:30 Anúncios | | |
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dsocer
Registrado em: 04 de abril de 2006
Posts: 11
| 29 de maio de 2006 4:45 Re: síncrona e assíncrona | | |
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| síncrono: always @ (clk posedge)
começo
if (rst == 0) ......
mais ..............
fim
assíncrono: always @ (clk posedge ou RST negedge)
Acho que é melhor síncrona na maioria das aplicações. |
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sree205
Registrado em: 13 de março de 2006
Posts: 421
Ajudado: 30
| 30 de maio de 2006 12:36 síncronas e assíncronas | | |
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| Capa de obter uma entrada assíncrona, a maneira de fazê-lo sem qualquer sincronizar metaestabilidade é dobrar flop a entrada assíncrona e usar a saída do flop segunda no projeto.
O mesmo método também se aplica a um sinal de travessia de um relógio de domínio para outro. |
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shankarmit
Registrado em: 22 de junho de 2005
Posts: 188
Ajudado: 8
Localização: Portugal
| 30 de maio de 2006 14:13 Re: síncrona e assíncrona | | |
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| Reiniciado Asynchornous é independentemente da relógio e reset atuará ..
Se usar reset = 1 então ..
elsif (alway (at) relógio) ..
Em .. reset síncrono só se o relógio está ativo .. (postive ou negativa) e redefinir agirá
if (alwy (at) clocl)
if (reset) ..
desculpe eu não sou bom em Verilog .. u escrever dessa forma ..
Atenciosamente
Shankar |
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eelinker
Registrado em: 12 de fevereiro de 2006
Posts: 571
Ajudado: 12
Local: Pérsia
| 21 de julho de 2006 6:31 síncronas e assíncronas | | |
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| Em nome de ---
desvios verificados são:
1) Asynchronus não tem relógio e com base nas portas de atraso, em vez de "flip-flop.
2) Asynchronus não é suportado por ferramentas de CAD, de modo que não é sábio design assíncrona.
3) para obter mais informações sobre assíncrona projeto referem-se a ASCnotes.pdf na web.
atenciosamente |
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vcnvcc
Registrado em: 21 de julho de 2006
Posts: 88
Ajudado: 1
| 21 de julho de 2006 9:21 Re: síncrona e assíncrona | | |
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| alguns pontos synch redefinir ABT. e Async
1. Reiniciado Asynch é fácil comparar com sincronia, leva menos de hardware, leva menos poder, mas
as chances são de lá por violação de tempo para redefinir Async. |
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bansalr
Registrado em: 22 de dezembro de 2005
Posts: 158
Ajudado: 13
| 21 de julho de 2006 10:19 Re: síncrona e assíncrona | | |
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| Plz acesse o link abaixo para ter mais discussão sobre a sincronia vs async
http://www.deepchip.com/items/0396-01.html |
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kaustubhkhole
Registrado em: 21 de janeiro de 2006
Posts: 102
| 23 de julho de 2006 18:34 síncronas e assíncronas | | |
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| Relógio e sem relógio!
Este é o mais simples ..... def |
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haytham
Registrado em: 06 de junho de 2004
Posts: 225
Ajudado: 14
Location: Egito
| 23 de julho de 2006 21:53 Re: síncrona e assíncrona | | |
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| Oi
Reset síncrono meios para provar a reposição com a borda do relógio (ou pos ou neg)
Enquanto reset assíncrono meios para redefinir quando sempre a condição do reset está ativo.
Uma questão importante a reposição Asynchrounous é que deve e removido synchrnously da entrada de reset do módulo e este é considerado como uma questão sobre a integração do sistema.
o Verilog seguinte é correto
| Citação: | síncrono: always @ (clk posedge)
começo
if (rst == 0) ......
mais ..............
fim
assíncrono: always @ (clk posedge ou RST negedge) |
Para IC design digital, use sempre o reset asynchrnous
Para a transmissão síncrona significa que o sinal de relógio é transferido com os dados, enquanto um assíncrono significa nenhuma informação de relógio em tudo.
Na transmissão asynchrnous, relógio é re-extraídos dados fom usando circuito CDR (relógio de recuperação de dados) e, em seguida, os dados são sincronizados com o relógio do domínio do receptor usando FF 2, pelo menos
Obrigado |
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polymath
Registrado em: 02 de maio de 2006
Posts: 236
Ajudado: 23
Local: Inglaterra
| 23 de julho de 2006 23:06 Re: síncrona e assíncrona | | |
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| Compreender as palavras:
Synchronous
&
Asynchronous
Você vai então entender a base síncrona e assíncrona - nada.
Polymath |
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