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r_p_sanna
Registrado em: 18 de outubro de 2004
Posts: 69
|  19 de março de 2006 18:38 criação de ponteiros em Verilog | | |
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| Oi,
existe uma maneira que eu possa criar ponteiros ou listas ligadas em Verilog? Eu acho VHDL permite a criação de um registro que julgo que é um equivalente de ponteiros em C. insumos são bem-vindos. |
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| 19 de março de 2006 18:38 Anúncios | | |
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stevepre
Registrado em: 10 de maio de 2001
Posts: 92
| 20 de março de 2006 9:57 Re: criar ponteiros em Verilog | | |
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| registro VHDL não é um ponteiro. É apenas uma estrutura de dados que combina outro tipo de tipos de dados em um.
não. Verilog não prevê este tipo de capacidade, a menos que você estiver usando Verilog sistema. |
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yaseen1
Registrado em: 20 de maio de 2006
Posts: 49
| 31 de janeiro de 2007 23:00 Re: criar ponteiros em Verilog | | |
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| | Não é possível criar listas ligadas em Verilog. |
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aji_vlsi
Registrado em: 10 de setembro de 2004
Posts: 640
Ajudado: 72
Local: Bangalore, Índia
| 01 de fevereiro de 2007 5:36 Re: criar ponteiros em Verilog | | |
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| | yaseen1 escreveu: | | Não é possível criar listas ligadas em Verilog. |
Bem, você * pode * modelo vinculado lista, embora seja um belo projeto de 2 meses de estágio, talvez. Concordaram que é mais fácil com VHDL e ainda mais com SV.
Ajeetha, CVC
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