Qual é a diferença entre o # 1 a <= b e a <= b # 1

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tigerajs

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20 de fevereiro de 2006 3:17 Qual é a diferença entre o # 1 a <= b e a <= b # 1

plz help me

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Aravind

Registrado em: 29 de junho de 2004
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20 de fevereiro de 2006 3:40 Qual é a diferença entre o # 1 a <= b e a <= b # 1

é u polegar regra não deve usar a = 5 # b;
u can use # 5 a = b;
porque ele está bloqueando o comunicado.
1.it valor b blocos de 5 segundos e dá-la a um
2.a valor b = acontecer depois de 5 segundos.

simillary para não bloquear a sua declaração vice-versa
u deve seguir a <= # 5b
porque ele costuma bloquear as declarações correspondentes

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jarodz

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20 de fevereiro de 2006 6:43 Qual é a diferença entre o # 1 a <= b e a <= b # 1

A. # 5 a = b, depois de 5 unidade de tempo, o simulador executa atribuir valor de B para A.
B. a = b # 5, quando o simulador de executar esta declaração,
manter o valor atual de b, e em seguida, atribuir esse valor a uma keeped após 5 unidade de tempo.
É mesmo com "<=".

Atenciosamente,
Jarod

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nand_gates

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20 de fevereiro de 2006 8:32 Re: Qual é a diferença entre o # 1 a <= b e a <= b # 1

Estas são as maneiras um atraso de transporte do modelo e atraso inercial em Verilog Simulator.
Se ur estão familiarizados com VHDL você vai pegar!
Estou assumindo calendário como 1ns
# 1 a <= b / / Esta modelos b atraso de transporte vai aparecer em 'um' after 1 ns
a <= 1 # b / / Esta modelos atraso inercial 'a' seguinte 'b' a partir de 1 ns demora em additin a esta
qualquer pulso <1ns terá filtrar a 'a'

Plaese consulte o link abaixo para VHDL!
http://www.gmvhdl.com/delay.htm

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novise

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20 de fevereiro de 2006 16:38 Re: Qual é a diferença entre o # 1 a <= b e a <= b # 1

quando # 1a <= b é usado t b () é atribuído a um no tempo t 1, por outro lado, quando a <= # 1b é usado b (t 1) é atribuído a um no tempo t 1

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rsjgs

Registrado em: 14 de fevereiro de 2006
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26 de fevereiro de 2006 19:37 Re: Qual é a diferença entre o # 1 a <= b e a <= b # 1

A diferença é que no primeiro caso, a avaliação dos RHS ocorre imediatamente, mas assigment depois de 1 ns. No segundo caso, se a avaliação feita após 1 ns

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darylz

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27 de fevereiro de 2006 3:21 Qual é a diferença entre o # 1 a <= b e a <= b # 1

nand_gates disse que é extrair!

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bracketx

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28 de fevereiro de 2006 13:20 Qual é a diferença entre o # 1 a <= b e a <= b # 1

hehe, há várias explicações.

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positive_edge

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01 de março de 2006 20:12 Re: Qual é a diferença entre o # 1 a <= b e a <= b # 1

1)

# 1 a <= b

Avaliação da cessão é adiada pelo controle de cronometragem.
RHS expressão avaliada.
Cessão ou seja, está agendada uma <--- b (t 1)

2) a <= b # 1

RHS expressão avaliada.
Atribuição é adiada pelo controle de tempo e está prevista no final da fila.
Fluxo continua.
a <b - no tempo t 1 simulação

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AlexWan

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02 de março de 2006 9:44 Re: Qual é a diferença entre o # 1 a <= b e a <= b # 1

1 # N a <= b
Adicionando os atrasos para a esquerda-hand-side (LHS) bloqueio de atribuições para modelo lógico de combinações é falho.

Código:

módulo adder_t2 (co, sum, a, b, ci);
co de saída;
output [3:0] soma;
input [3:0] a, b;
ci de entrada;

co reg;
reg [3:0] soma;

always @ (a ou b ou CI)
# 12 (co, soma) <= a b ci;
endmodule

Se a entrada de uma alteração no tempo de 15, então, se A, B e insumos ci toda a mudança durante o 9ns seguinte, as saídas serão actualizados com os últimos valores de A, B e CI. Este estilo de modelagem permitida a entrada de ci para propagar um valor para a soma e realizar saídas depois de apenas 3NS em vez do atraso de propagação necessária 12ns.

Portanto, não coloque os atrasos no LHS de bloqueio atribuições para modelo lógico de combinações. Este é um estilo de codificação ruim.

Qualquer pessoal pode começar a inforamtion mais detalhes a partir de documentos de Clifford E. Cummings. [/ Code]

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weng

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03 de março de 2006 20:01 Re: Qual é a diferença entre o # 1 a <= b e a <= b # 1

Será que estas bloqueio e bloqueio atribuição refletir o circuito real?

Pode qualquer um código de um exemplo?

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Vonn

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06 de março de 2006 2:25 Re: Qual é a diferença entre o # 1 a <= b e a <= b # 1

Claro que faz ... Aqui está um exemplo:

Se você escreve no seu processo:

a = 1;
b = a;
c = b;
estes estão bloqueando a atribuição a = b = c = 1 e no circuito gerado será um 3 buffers ligados uns aos outros

1 --- [buffer ]---> um --- buffer []---> b --- buffer [c ]--->

enquanto que, se você escrevê-lo usando non-blocking

a <= 1;
b <= a;
c <= b;

Esta é Nonblocking atribuição que significa:
a = 1
b = valor antigo de uma
C = valor velho de b

e no circuito de reais serão m / f em vez de buffers

1 --- [m / f ]---> uma --- [m / f ]---> b --- [F / F ]---> c

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yuenkit

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10 de março de 2006 10:21 Re: Qual é a diferença entre o # 1 a <= b e a <= b # 1

atraso de transporte e atraso inercial

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weng

Registrado em: 13 de janeiro de 2006
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14 de março de 2006 3:41 Re: Qual é a diferença entre o # 1 a <= b e a <= b # 1

Citação:

Será que estas bloqueio e bloqueio atribuição refletir o circuito real?

Pode qualquer um código de um exemplo?

Lamento que eu não fiz a minha pergunta clara.

O que eu queria perguntar é se essas atribuições de bloqueio e bloqueio com atrasos reflectem o circuito real. Como é que os atrasos em ambas as atribuições de sintetizar ao circuito?

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shiv_emf

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09 de setembro de 2006 18:18 Qual é a diferença entre o # 1 a <= b e a <= b # 1

Vonn deu belo exemplo! posso usá-lo para a concepção de registo de deslocamento? /

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09 de setembro de 2006 18:18 Anúncios

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archillios

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12 de setembro de 2006 16:53 Re: Qual é a diferença entre o # 1 a <= b e a <= b # 1

AlexWan é certo, que é um estilo de má codificação, quando utilizado na modelagem de lógica combinacional. Obrigado por Alex!
veja o código abaixo:

/ *
mau exemplo de estilo de codificação
* /
módulo adder_t2 (co, sum, a, b, ci);
co de saída;
output [3:0] soma;
input [3:0] a, b;
ci de entrada;

co reg;
reg [3:0] soma;

always @ (a ou b ou CI)
# 12 (co, soma) <= a b ci; / não / bad-block atraso de atribuição de codificação estilo
endmodule
tb módulo;
reg [3:0] a, b;
ci reg;
wire [3:0] soma;
co fio;
adder_t2 DUT (co. (CO),. sum (soma). um (a). B (B). ci (ci));
inicial
começo
# 0 (a, b, ci) = (4'h1, 4'h1, 1'h0);
# 50;
# 11 (a, b, ci) = (4'h2, 4'h5, 1'h1);
# 5 (a, b, ci) = (4'he, 4'h0, 1'h1);
# 9 (a, b, ci) = (4'h5, 4'h1, 1'h0);
# 50;
$ display ( "boa noite");
$ stop;

fim
endmodule
/////////////////////////////////////////
comportamento inesperado será visto.

depois de a / b / ci for alterado, o co (,) soma <= a b ci; está prevista em 12 unidade de tempo mais tarde, antes que o tempo está a chegar, qualquer mudança de a / b / ci efetuará o ( co, soma), então o atraso não é # 12.

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