fórum eletrônica

Regras | posts recentes | topic RSS | Busca | Registrar | Entrar

JK design "flip-flop


Post new topic Reply to topic EDAboard.com Índice do Fórum -> ASIC Design Metodologias e Ferramentas (Digital) -> design JK flip-flop
Autor Mensagem
chihwt2003



Registrado em: 07 de julho de 2005
Posts: 14


Post 21 de setembro de 2005 13:03

JK design "flip-flop


Oi,

Alguém sabe como construir um JK flip-flop com portas de transmissão ou de portas lógicas complexas com um relógio de ponta positiva desencadeada?

Agradecemos antecipadamente.
Voltar ao topo
nand_gates



Registrado em: 19 de julho de 2004
Posts: 907
Ajudado: 120


Post 21 de setembro de 2005 16:43

Re: JK design "flip-flop


Checkout this
http://www.csee.umbc.edu/ ~ plusquel/vlsi/slides/chap5_2.html
Voltar ao topo
Google
AdSense
Google Adsense




Post 21 de setembro de 2005 16:43

Anúncios




Voltar ao topo
Anjali



Registrado em: 16 de agosto de 2005
Posts: 174
Ajudado: 8


Post 21 de setembro de 2005 16:44

Re: JK design "flip-flop


posedge desencadeada JK FF = jk-ve trava jk ve trava

trava pode ser projetado com portas de transmissão facilmente.

para o fecho de design ir através do livro "fundamentos CMOS" (o título será assim. eu não sei o título exato, todos mais todas as pessoas sigam esse livro)
Voltar ao topo
Versão árabe Versão búlgara Versão Catalão Czech version Versão dinamarquesa Versão em alemão Versão grega Versão Inglês Versão em espanhol Versão finlandesa Versão em francês Versão Hindi Versão croata Versão Indonésio Versão em italiano Versão em hebraico Versão em japonês Versão em coreano Versão lituana Versão letã Versão em holandês Norueguês versão Polish version Versão Português Romanian version Versão em russo Versão eslovaca Versão eslovena Versão em sérvio Versão sueca Versão Tagalog Versão Ucraniano Versão vietnamita Versão em chinês
Post new topic Reply to topic EDAboard.com Índice do Fórum -> ASIC Design Metodologias e Ferramentas (Digital) -> design JK flip-flop
Página 1 de 1

subj

text

Todos os horários são GMT 1 Hora
Similar tópicos:
JK e SR derivação flip flop flip flop de D (2)
Asynchronous Flip Flop Design? (5)
Edge desencadeada design flip-flop (3)
DC síntese de sincronia D-flip-flop para mapas flop unnexpected ... (2)
Todos os flip-flops dentro FPGA são D flip flop? (7)
Relógio e Flip-Flop Design Issues (1)
Como conceber um flip-flop D com set e reset base TSPC (1)
flip-flop (2)
Flip Flop D (3)
JK flip-flop! (1)


Abuse | | Administrador | | Moderador | Suporte | nós | Mapa do Site |
topic RSS